Структурно чип состоит из «ячеек», каждая из которых содержит процессорное RISC-ядро, поддерживающее рабочие частоты от 600 МГц до 1 ГГц, и коммутатор, способный передавать данные в четырех направлениях. Система таких коммутаторов формирует внутреннюю сеть передачи данных, названную производителем iMesh. Для ускорения доступа к данным каждая ячейка оснащена двумя кэшами памяти. Сама сеть iMesh подразделяется на пять иерархических «слоев», один из которых используется для пересылок вида «кэш-кэш», а остальные – для передачи потоковых данных. Потребление каждого ядра – на уровне 170-300 мВт, кроме того, предусмотрена возможность выключения ядра при отсутствии активности. Размер чипа и его пиковая производительность зависит от количества ядер. В первом реализованном варианте количество ядер – 64, а суммарный объем распределенной памяти – 5 Мб.

По сведениям Tilera, первые образцы чипа уже были произведены и разосланы отдельным заказчикам, среди которых называются компании 3Com и TopLayer. Начало массовых поставок Tile64 намечено на четвертый квартал. В следующем году ожидается выпуск «облегченной» версии, с 36 ядрами, а в 2009 г. компания намерена выпустить версию со 120 процессорными ядрами. Планируется, что многоядерная вычислительная структура окажется особенно эффективной при реализации таких приложений, как, например, файервол с расширенной функциональностью, способный дополнительно обеспечивать антивирусный контроль и отсеивание спама.

Автор:	www.3dnews.ru	Добавлена:	21 Августа 2007 г.	Yandex.ru
E-Mail автора:	Не указан	Прочитано:	190 раз(а)	Google.com